最近几年来，CPU的速度呈指数倍增长。然而，计算机内存的速度增长确不尽人意。在1999年，大批量的PC133内存替代PC100。其间，英特尔公司推出Rambus内存作为PC工业的内存解决方案。在内存技术不断发展的时代，每一种新技术的出现，就意味着更宽的频带范围和更加优越的性能。内存峰值带宽定义为：内存总线宽度 / 8位 X 数据速率。该参数的提高会在实际使用过程中得到充分体现：3维游戏的速度更快，MP3音乐的播放更加柔和，MPEG视频运动图像质量更好。
　　今年，一种新型内存：DDR内存面世了。对大多数人来说，DDR仍然是一个陌生的名词，然而，它确是数以百计顶级内存和系统设计师3年来通力合作的结晶。DDR的出现预示着内存带宽和性能的全面提高，然而 与 Rambus 内存相比 更重要的一点是DDR的价格更低。

什么是DDR？

　　DDR是双倍数据速率(Double Data Rate)。DDR与普通同步动态随机内存（DRAM）非常相象。普通同步DRAM（现在被称为SDR）与标准DRAM有所不同。

　　标准的DRAM接收的地址命令由二个地址字组成。为节省输入管脚，采用了复用方式。第一地址字由行地址选通（RAS）锁存在DRAM芯片。紧随RAS命令之后，列地址选通（CAS）锁存第二地址字。经过RAS和CAS，存储的数据可以被读取。

　　同步动态随机内存（SDR DRAM)将时钟与标准DRAM结合，RAS、CAS、数据有效均在时钟脉冲的上升边沿被启动。根据时钟指示，可以预测数据和其它信号的位置。因而，数据锁存选通可以精确定位。由于数据有效窗口的可预计性，所以可将内存划分成4个组进行内部单元的预充电和预获取。通过突发模式，可进行连续地址获取而不必重复RAS选通。连续CAS选通可对来自相同行的数据进行读取。

　　DDR内存与SDR内存工作原理基本相同，但DDR在时钟脉冲的上升和下降沿均读取数据，所以数据传输率可以是时钟频率的两倍。新一代DDR内存的工作频率和数据速率分别为200MHz和266MHz，与此对应的时钟频率为100MHz和133MHz。

如何测试DDR？

　　尽管DDR内存与SDR相似，但是数据频率的翻倍确实对测试工程师提出了挑战。测试仪不仅要以双倍频率进行数据读取，而且还要以加倍频率写数据。DDR测试有具有不同要求的两个方面：

　　芯片级测试
　　DDR芯片测试既在初期晶片阶段也在最后封装阶段进行。采用的测试仪通常是内存自动测试设备，其价值一般在数百万美元以上。测试仪的核心部分是一台可编程的高分辨信号发生器。测试工程师通过编程来模拟实际工作环境；另外，他也可以对计时脉冲边沿前后进行微调来寻找平衡点。
　　自动测试仪（ATE）系统也存在缺陷。它产生的任意波形数量受制于其本身的后备映象随机内存和算法生成程序。由于映象随机内存深度的局限性，使波形只能在自己的循环内重复。因为DDR带宽和速度是普通SDR的二倍，所以波形变化也应是其二倍。因此，测试仪的映象随机内存容量会很快被消耗殆尽。为此，要保证一定的测试分辨率，就必须增大测试仪的内存。
　　建立测试头也是一个棘手的问题。因为DDR内存的数据读取窗口仅有1—2ns，所以管脚驱动器的上升和下降时间非常关键。为保证在数据眼中心进行信号转换，需要较好的管脚驱动器转向速度。
　　在频率为266MHz时，开始出现传输线反射。设计工程师发现在设计测试平台时必须遵循直线律。为保证信号的统一性，必须对测试头布局进行传输线模拟。管脚驱动器强度必须能最大限度降低高频信号反射。

　　测试头设计模拟
　　针对测试的设计（DFT）当然收人欢迎，但却不现实。因为自动测试仪的所需的测试时间与花费正比于内存芯片的存储容量。显然测试大容量的DDR芯片花费是相当可观的。新型DDR芯片的通用DFT功能一直倍受重视，所以人们不断试图集结能有效控制和观察的内部节点。专用DFT技术，如JEDEC提出的采用并行测试模式进行多阵列同时测试。不幸的是由于过于要求芯片电路尺寸，该方案没有被采纳。DDR作为一种商品，必须最大限度减小芯片尺寸来保持具有竞争力的价位。

　　内存条测试
　　对内存条测试的要求是千差万别的。DDR内存条的制造商假定已经进行过芯片级半导体故障的测试，因而他们的测试也就集中在功能执行和组装错误方面。通过采用DDR 双列直插内存条和小型双列直插内存条，可以有三种不同内存条测试仪方案：
　　双循环DDR读取测试。这恐怕是最简单的测试仪方案。大多数的测试仪公司一般仅对他们现有的SDR测试仪作一些很小的改动就将它们作为DDR测试仪推出。SDR测试仪的写方式是将同一数据写在连续排列的二个位上。在读取过程中，SDR测试仪能首先读DDR内存条的奇数位数据。然后，通过将数据锁存平移半个时钟周期，由第二循环读偶数位。这使得测试仪能完全访问DDR内存单元。该方法没有包括真正的突发测试，而且也不是真正的循环周期测试。
　　采用实时专用集成电路（ASIC）控制器设计DDR测试仪并不难。毕竟，新型ASIC集成块可以很容易达到所需的266MHz频率。然而，考虑到测试仪体积与价格方面的因素，采用场编程门阵列（FPGA）作逻辑核心则更具竞争力。
　　采用FPGA设计266MHz内存控制器确实是一个挑战，因为它必须使用0.18微米线宽的芯片来实现上述性能。即使我们可以得到0.18微米线宽的芯片，但整个制备方案还没有进行全面的审核。我们必须与FPGA的分销商门合作，以克服所有障碍。
　　这种测试仪不仅仅是价格便宜，而且具有一定的速度和测试精度。
　　实际环境测试仪。无论其它测试方法如何，内存条制造商一直在寻找母板仿真器。他们认为最佳测试应当在处于实际工作环境中的母板上进行。然而，制造商们也清楚PC机母板本身也存缺陷如：引导速度慢、测试时间长、插槽寿命短，这些均妨碍了它在内存条测试仪上的应用。
　　由于技术上的突破，上述问题可以通过专门的软件和硬件设计解决。采用X86处理器和PC芯片组设计的新型DDR测试仪将被引入。它将通过专门的测试操作系统大大降低引导时间，另外采用高速缓冲运算与专用软件算法结合延长双列直插式内存条（DIMM）插槽寿命。这意味着在更换测试器件时不必关电源和重新引导系统。当然，新型测试仪并不等于母板，它是一种性能优化的测试仪。它还将配备重载测试插槽。

DDR DIMM内存条测试处理

　　内存条测试仪最重要的部分是自动处理机。处理机一般采用镀金连接器以保证与内存条良好的电接触。在频率为266MHz时，2英寸长的连接器将会造成测试信号极大衰减。为解决上述难题，一种新型处理机面市了。它采用普通手动测试仪的插槽。测试仪可以模拟手动插入，平稳地插入待测内存条的插槽；一旦测试完成，内存条又可以平稳地从插槽中拔出。

结论

　　DDR测试技术的转变是以一种渐进方式而不是突变方式进行的。JEDEC（业界标准委员会）不再停留在该技术上，而是推进其发展。根据JEDEC的规划，DDR333将于2002年推出；DDRII将于2004年推出。物理封装将由TSOPII（小型塑料封装）过渡到FBGA（倒装球格阵列）。内存测试工程师们将会继续面对新的挑战，他们将以他们出色的工作来迎接这些挑战。

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